 Virtuoso UltraSim Full-chip Simulator vMMSIM培訓(xùn) |
| 入學(xué)要求 |
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學(xué)員學(xué)習本課程應(yīng)具備下列基礎(chǔ)知識：
◆ 電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
近開課時間(周末班/連續(xù)班/晚班）：Virtuoso UltraSim Full-chip Simulator vMMSIM培訓(xùn)：2025年12月15日..以質(zhì)量求發(fā)展....合作共贏....實用實戰(zhàn)....用心服務(wù)..........--即將開課--........................ |
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學(xué)時 |
◆課時： 共5天,30學(xué)時
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費推薦工作
專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認可，學(xué)員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
★實驗設(shè)備請點擊這兒查看★ |
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新優(yōu)惠 |
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◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個人也優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,培訓(xùn)老師留給學(xué)員手機和Email,免費提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。 。專注高端培訓(xùn)13年，曙海提供的證書得到本行業(yè)的廣泛認可，學(xué)員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
Virtuoso UltraSim Full-chip Simulator vMMSIM培訓(xùn)
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Course Description
In this course, you run FastSPICE simulation on large, complex, mixed-signal designs using the Virtuoso? UltraSim Full-chip Simulator. You explore the capabilities, methods, and modes of the simulator. You apply a variety of configurations that exploit the simulator's commands and options. You gain experience with hierarchical simulations, simulations of individual blocks, aged simulations, and EMIR analysis.
Learning Objectives
After completing this course, you will be able to:
- Simulate complex mixed-signal circuits quickly, using the FastSPICE simulator and Virtuoso UltraSim Full-chip Simulator
- Adjust the simulator's option settings to produce the proper tradeoff between accuracy and speed
- Construct probes and measures for reporting circuit performance during simulation
- Examine postprocessing measurement
- Verify the circuit performance and identify the potential failure modes by running advanced analysis, including static and dynamic checks
- Run hierarchical top-level simulations for prelayout, combining transistor-level schematics with structural Verilog? HDL, behavioral Verilog-A models, or behavioral Verilog HDL models, digital stimulus (.vec, .vcd) files and postlayout simulation with adjustable parasitic reduction
- Analyze the potential IR drop and electromigration (EM) problems in the layout by using Power IR/EM option and netlist-based EMIR
- Effectively use the integration of FastSPICE simulation in the Analog Design Environment to improve silicon accuracy and time-to-market
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