 IC Physical Design（IC物理設計） |
| 入學要求 |
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學員學習本課程應具備下列基礎知識：
◆ 電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境 |
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為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
近開課時間(周末班/連續(xù)班/晚班）： IC Physical Design培訓班：2025年12月15日..以質(zhì)量求發(fā)展....合作共贏....實用實戰(zhàn)....用心服務..........--即將開課--........................ |
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學時 |
◆課時： 共5天,30學時
◆外地學員：代理安排食宿（需提前預定）
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
專注高端培訓17年，曙海提供的課程得到本行業(yè)的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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新優(yōu)惠 |
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◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學生憑學生證，即使一個人也優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結(jié)束后,培訓老師留給學員手機和Email,免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業(yè)機會。 。專注高端培訓13年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
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IC Physical Design |
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眾所周知，深亞微米器件的整體尺寸和工作頻率在近幾年已經(jīng)得到了很大的突破。但是IC工程師們在基于0.25um及以下工藝進行設計時，又不得不面臨一個新的問題，即占據(jù)整體芯片延時80％的互連線延時。本課程就是介紹基于0.25um及以下工藝的數(shù)字IC設計流程和實現(xiàn)流程以及ASIC設計物理版圖方面設計的技巧和方法。
IC設計和版圖工程師們在使用0.25um及以下工藝進行設計時不得不考慮新的設計方法。無論是前端的邏輯設計、綜合設計階段還是后端物理版圖實現(xiàn)，都要將目標集中在設計收斂上（例如工作頻率，信號完整性和可制造性）。
適合對象：
ASIC 物理版圖工程師，IC邏輯設計工程師，系統(tǒng)設計工程師，產(chǎn)品工程師，應用工程師，測試工程師，對IC設計和實現(xiàn)流程感興趣的經(jīng)理人，電子工程的在讀學生和IC制造工程師。
內(nèi)容如下：
Part I:? Introduction on IC Design & Implementation
IC Design & Implementation Introduction
CMOS VLSI Manufacture & layout Process
IC Design Rules & Standard Cells
Part II: Introduction to IC Physical Design
Data Preparation for Layout Design
Floor-Planning
Pre-Rout
Placement
Clock Implementation
Scan Chain Optimization
Routing
Layout Verification
Part III (1): Parasitic, STA & Timing-Driven Layout
RC Parasitic
Layout Parasitic Extraction
Delay Models
Part III (2): Parasitic, STA & Timing-Driven Layout
Introduction to Static Timing Analysis
Timing Driven Placement/Routing & Timing Closure
Signal Integrity and Design Closure
Seminar Wrap-Up
Part IV: Layout Design Labs by ApolloII Place & Rout Tool
Lab1: Data Preparation: Create cell, load Tech. File, ref. Libs.
Lab2: Floor-planning, Power Mesh & Pre-Rout
Lab3: Std. Cell Placement & Optimization, Clock Tree Synthesis
Lab4: Report Timing, Routing & Optimization, Parasitic Extraction
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