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　 曙海教育的數字集成電路設計課程培養了大批受企業歡迎的工程師。大批企業和曙海建立了良好的合作關系。曙海教育的數字集成電路設計課程在業內有著響亮的知名度。

　 本課程，秉承12年積累的教學品質，以IC項目實現為導向,老師將會與您分享數字芯片設計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經驗、技巧。

　 本課程，以實戰貫穿始終，讓您絕對受益匪淺！

       有數字電路設計和硬件描述語言的基礎或自學過相關課程。。

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

        本課程實戰演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程，強調實戰，實戰，還是實戰！

        免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！

Task1： 數字IC設計流程

Task2： verilog 基礎

Task3： verliog基礎2

Task4： 狀態機

Task5： fifo

Task6： ASIC Functional Verification

Task7： 答疑1： 驗證平臺的debug方法

Task8： 答疑2：如何產生可變時鐘

Task9： 如何驗證一個32位的加法器？

Task10： 答疑：VCS1

Task11： SystemVerilog Functional Verification

Task12： SystemVerilog interface 和 program

Task13： 實驗1：Interface 和 Program的代碼編寫、編譯和仿真

Task14： SystemVerilog Data Types - Array, struct, emu, string, operators

Task15： 答疑：VCS2

Task16： SystemVerilog Data Types - Array, struct, emu, string, operators

Task17： SystemVerilog 基本編程：task 和 function

Task18： SystemVerilog 面向對象編程

Task19： SystemVerilog 隨機化 - randomization

Task20： lab2 - 數據建模packet - constrainted random stimulus

Task21： SystemVerilog 內部線程通信

Task22： lab4 利用SystemVerilog的OOP屬性編寫 receiver， scoreboard，構建分層的SVTB

Task23： SystemVerilog Functinal Coverage

Task24： lab5 如何搭建帶有function coverage的tb

Task25： SystemVerilog assertion summary

Task26： SystemVerilog assertion sequence

Task27： SystemVerilog assertion property

Task28： SystemVerilog assertion examples

Task29： SystemVerilog assertion examples2

Task30： 課時26 UVM-OOP overview

Task31： uvm testbench architecture overview

Task32： uvm testbench architecture phases

Task33： UVM-DUT簡介

Task34： UVM Transaction Modeling

Task35： UVM sequence

Task36： UVM sequence2

Task37： VCS3

Task38： UVM sequence3

Task39： UVM sequence4

Task40： UVM Component configuration

Task41： UVM Component factory

Task42： UVM TLM1.0

Task43： UVM Scoreboard and Coverage

Task44： VCS4

Task45： VCS5

Task46： UVM callback

Task47： UVM phase

Task48： VCS6

Task49： SRAMC模塊驗證

Task50： SRAMC模塊驗證2

Task51： SRAMC模塊驗證3

Task52： SRAMC模塊驗證4

Task53： SRAMC模塊驗證5

Task54： UVM - Virtual sequence and sequencer

Task55： UVM Sequence library

Task56： SRAMC模塊驗證6

Task57： UVM Register Abstraction Layer

Task58： UVM Register Abstraction Layer 2

Task59： UVM Register Abstraction Layer 3

Task60： UVM RAL examples

Task61： SD HOST 模塊驗證

Task62： SD HOST模塊驗證2

Task63： SD HOST 模塊驗證3

Task64： SD HOST模塊驗證4

Task65： SD HOST模塊驗證5

Task66： SD HOST模塊驗證6

Task67： 面試技巧和面試題

Task68： 系統級驗證介紹

Task69： 系統級驗證2

Task70： SD HOST模塊驗證 功能覆蓋率

Task71： 網表仿真