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        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

培訓(xùn)方式以講課和實(shí)驗(yàn)穿插進(jìn)行。

課程內(nèi)容介紹：

協(xié)同設(shè)計(jì)成為大趨勢，對芯片、封裝和電路板之間的連接進(jìn)行優(yōu)化，正在成為越來越多企業(yè)的重要趨勢，這主要受三種互相依賴的趨勢影響：小型化/功能性、性能與成本。小型化是重要的趨勢，消費(fèi)者需要高端掌上技術(shù)，而且需求量與日俱增。原本屬于多種設(shè)備的技術(shù)正在集成到單種設(shè)備中，這靠的是高級工?藝節(jié)點(diǎn)（?40、28、20納米）芯片，其設(shè)備功能密度級別（十億門級）正在達(dá)到驚人的程度，同時(shí)功耗需要減少，所占面積也要減小，還要有更快（數(shù)?十億比特）的I/O?，數(shù)量也比以前大得多。?性能也推動(dòng)了對集成的需要，由于數(shù)十億比特串行數(shù)據(jù)信道與DDR3內(nèi)存設(shè)計(jì)的運(yùn)行速度超過原規(guī)格，將高速設(shè)計(jì)推向了新的高度。過去芯片、封裝與電路板可能是單獨(dú)設(shè)計(jì)與建模，如今設(shè)計(jì)師要求結(jié)構(gòu)的設(shè)計(jì)與分析同時(shí)進(jìn)行，這樣可以在結(jié)構(gòu)設(shè)計(jì)過程中進(jìn)行更好地權(quán)衡。成本是另外一個(gè)關(guān)鍵因素，因?yàn)闆]有幾家公司能夠嚴(yán)格按照成本對產(chǎn)品進(jìn)行定價(jià)。價(jià)格的競爭壓力來自方方面面，所以將原料成本小化，并在設(shè)計(jì)過程中尋求成本/性能的佳權(quán)衡是必須的。降低原料和生產(chǎn)成本好通過減少基板和PCB板的層數(shù)實(shí)現(xiàn)，這意味著優(yōu)化網(wǎng)絡(luò)連接，這樣布線通道就會(huì)簡潔而簡化。

課程安排：

	內(nèi)容
第一部分	Co-design flow introduction??including RDL Exchange and SPP介紹協(xié)同設(shè)計(jì)的方法，如何快速實(shí)現(xiàn)?RDL和Package?物理實(shí)現(xiàn)的衡量。實(shí)現(xiàn)IC/Package/PCB?的協(xié)同設(shè)計(jì)，以達(dá)到?IC/Package/PCB?的優(yōu)設(shè)計(jì)，在能滿足設(shè)計(jì)的功能性能要求的基礎(chǔ)上，達(dá)到節(jié)約成本目的。
第二部分	Package power performance evaluation and optimization封裝/?系統(tǒng)級封裝的電源性能評估和優(yōu)化。?通過工具來確保芯片的供電電源。
第三部分	Chip-Package-PCB Co-analysis介紹如何實(shí)現(xiàn)?CHIP-PACKAGE-pcb的聯(lián)合仿真。
第四部分	SystemSI-DDR and SystemSI-series介紹如何實(shí)現(xiàn)DDR3?及高速串行信號的仿真。
第五部分	DDR and PCIE design in kit