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　　Mentor FPGA設計培訓

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堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。

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上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
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質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
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        3、培訓合格學員可享受免費推薦就業機會。

　　Mentor FPGA設計培訓

培訓方式以講課和實驗穿插進行

課程描述：

課程簡介

Mentor Graphics是業界唯一擁有FPGA全流程設計工具的EDA廠家，本課程將幫您獲得熟練使用FPGA Advantage所需的眾多技巧，提高您的FPGA設計方法。本課程會講解如何創建特定的設計，從概念一直到芯片。大量的講解模塊將演示FPGA Advantage的完整設計流程，從HDL Desinger Series里創建一個基本的圖形化設計，通過Modelsim HDL仿真器來驗證您的設計，再用Precision Synthesis把您的設計綜合優化到一個物理器件上。在業界專家的指導下，手把手的練習將進一步鞏固授課內容并為您奉獻廣泛的工具使用經驗。

課程目的

　　　　借助HDL Designer Series快速建立HDL設計概念；

　　　　構建HDL狀態機，方框圖，真值表，流程圖；

　　　　用Modelsim調試驗證您的概念設計；

　　　　快速創建測試基準；

　　　　用Precision把HDL設計綜合到廣泛的FPGA物理器件中；?

　　　　針對速度和面積優化設計；

　　　　有效地運用層次化設計；

　　　　執行靜態時序分析；

　　　　運用Top-down和Bottom-up設計技術；

　　　　設計單元復用；

　　　　利用高級的交互窗口能力支持調試；

　　　　使用調試分析功能；

　　　　創建和比較多個結果波形；

課程對象

　　 FPGA/ASIC設計工程師；

　　 CAD工程師和負責把FPGA Advantage集成到設計流程中的管理人員；

　　負責提高FPGA設計效率的CAD支持團隊成員；

　　運用VHDL、Verilog或mixed-HDL進行仿真和分析的硬件、軟件及系統

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